| A compact AQFP logic cell design using an 8-metal layer superconductor process Y He, CL Ayala, N Takeuchi, T Yamae, Y Hironaka, A Sahu, V Gupta, ... Superconductor Science and Technology 33 (3), 035010, 2020 | 26 | 2020 |
| Demonstration of a single-flux-quantum microprocessor operating with Josephson-CMOS hybrid memory Y Hironaka, Y Yamanashi, N Yoshikawa IEEE Transactions on Applied Superconductivity 30 (7), 1-6, 2020 | 18 | 2020 |
| Demonstration of interface circuits for adiabatic quantum-flux-parametron cell library using an eight-metal layer superconductor process Y Hironaka, SS Meher, CL Ayala, Y He, T Tanaka, M Habib, A Sahu, ... IEEE Transactions on Applied Superconductivity 33 (5), 1-5, 2023 | 6 | 2023 |
| Demonstration of single-flux-quantum 64-b lookup table with cryo-cmos decoders for reconfiguration Y Hironaka, T Hosoya, Y Yamanashi, N Yoshikawa IEEE Transactions on Applied Superconductivity 32 (8), 1-5, 2022 | 5 | 2022 |
| Low-latency adiabatic quantum-flux-parametron circuit integrated with a hybrid serializer/deserializer Y Hironaka, T Yamae, CL Ayala, N Yoshikawa, N Takeuchi IEEE Access 10, 133584-133590, 2022 | 4 | 2022 |
| Josephson-CMOS ハイブリッドメモリの高速動作に向けた研究 弘中祐樹 | | 2023 |
| SFQ/CMOS ハイブリッドメモリに用いる DC/SFQ コンバータの閾値電流の評価 森優也， 弘中祐樹， 吉川信行 電気学会研究会資料. ASC= The papers of Technical Meeting on" Application of …, 2022 | | 2022 |
| Josephson-CMOS ハイブリッドメモリの出力電流検出におけるタイミングマージンの調査 弘中祐樹， 吉川信行 IEICE Conferences Archives, 2022 | | 2022 |
| Josephson-CMOS ハイブリッドメモリの 1 Gbps/channel 読み出し動作のデモンストレーション 弘中祐樹， 吉川信行 IEICE Conferences Archives, 2021 | | 2021 |
| CMOS 回路の電流出力による再構成が可能な 64-bit 単一磁束量子ルックアップテーブルの動作実証 弘中祐樹， 細谷岳哉， 山梨裕希， 吉川信行 応用物理学会学術講演会講演予稿集 第 68 回応用物理学会春季学術講演会, 1883-1883, 2021 | | 2021 |
| Delay-line clocking を用いた断熱的量子磁束パラメトロン回路のためのシリアライザ/デシリアライザ回路の設計 弘中祐樹， 山栄大樹， 竹内尚輝， 吉川信行 電子情報通信学会技術研究報告; 信学技報 120 (313), 1-6, 2021 | | 2021 |
| Design of serializer/deserializer circuits for adiabatic quantum-flux-parametron circuits using delay-line clocking Y Hironaka, T Yamae, N Takeuchi, N Yoshikawa IEICE Technical Report; IEICE Tech. Rep. 120 (313), 1-6, 2021 | | 2021 |
| Design and bit-error-late evaluation of a Josephson latching driver using 10-kA/cm2 Nb process Y Hironaka, N Yoshikawa IEICE Technical Report; IEICE Tech. Rep. 120 (251), 1-6, 2020 | | 2020 |
| 高帯域データ読み出しレート Josephson-CMOS ハイブリッドアキュームレータの設計及び評価 弘中祐樹， 吉川信行 IEICE Conferences Archives, 2020 | | 2020 |
| 10-kA/cm2 Nb プロセスにおける Josephson-CMOS ハイブリッドメモリ用 Josephson latching driver の最適化 弘中祐樹， 山梨裕希， 吉川信行 IEICE Conferences Archives, 2020 | | 2020 |
| SFQ/CMOS ハイブリッドメモリ用断熱的パストランジスタデコーダの低消費電力化の研究 岡本優， 弘中祐樹， 吉川信行 電子情報通信学会技術研究報告; 信学技報 119 (369), 79-81, 2020 | | 2020 |
| Optimization of a Josephson latching driver using 10-kA/cm2 Nb process for a Josephson-CMOS hybrid memory Y Hironaka, Y Yamanashi, N Yoshikawa IEICE Technical Report; IEICE Tech. Rep. 119 (369), 73-74, 2020 | | 2020 |
| Josephson-CMOS ハイブリッドメモリにおける断熱的量子磁束パラメトロンの入力感度の調査 弘中祐樹， 竹内尚輝， 山梨裕希， 吉川信行 IEICE Conferences Archives, 2019 | | 2019 |
| 単一命令セット SFQ マイクロプロセッサを用いた SFQ/CMOS ハイブリッドメモリシステムの動作実証 弘中祐樹， 山梨裕希， 吉川信行 電子情報通信学会技術研究報告; 信学技報 119 (10), 7-11, 2019 | | 2019 |
| Demonstration of an SFQ/CMOS hybrid memory system using a one-instruction-set SFQ microprocessor Y Hironaka, Y Yamanashi, N Yoshikawa IEICE Technical Report; IEICE Tech. Rep. 119 (10), 7-11, 2019 | | 2019 |
